Verilog – język opisu sprzętu używany do projektowania oraz symulacji elektronicznych układów cyfrowych, zwłaszcza typu ASIC i FPGA.
Historia Verilog został stworzony około roku 1984 przez Phila Moorby’ego w firmie Gateway Design Automation. W roku 1985 ukazała się pierwsza wersja handlowa Veriloga. W roku 1986 powstał symulator używający tego języka – Verilog-XL. Rok 1988 przyniósł pierwsze narzędzie do syntezy sprzętu na podstawie opisu w Verilogu, wyprodukowane przez firmę Synopsys.
W roku 1989 Gateway Design Automation została przejęta przez firmę Cadence, która zdecydowała uczynić Verilog otwartym standardem w roku 1990. W celu sprawowania nadzoru nad rozwojem języka powołano Open Verilog International (OVI). Ta organizacja doprowadziła do powstania pierwszego oficjalnego standardu języka – IEEE Std 1364-1995 – w roku 1995. Open Verilog International i VHDL International połączyły się w roku 2000, tworząc nową organizację – Accellera. Na podstawie życzeń użytkowników i sugestii producentów oprogramowania standard został zrewidowany w roku 2001 (IEEE Std 1364-2001).