Procesor korzystał z oddzielnych potoków dla jednostki ALU, zmiennoprzecinkowego sumatora i mnożnika, potrafił też wykonać do trzech instrukcji w jednym cyklu zegara (dokładnie były to dwie instrukcje – jedna całkowita plus jedna instrukcja zmiennoprzecinkowa "mnóż i zbierz" – w jednym cyklu).
Jedną z niecodziennych cech układu było to, że możliwy był dostęp programowy do potoków prowadzących do jednostek funkcjonalnych. Wymagało to ze strony kompilatorów dokładnego porządkowania instrukcji w kodzie obiektowym, by potoki były cały czas zapełnione. To podejście umożliwiło osiągnięcie częściowo takich samych efektów, jakie były wyznacznikiem architektury mikroprocesorów RISC, gdzie skomplikowany mikrokod, pewnego rodzaju zagnieżdżony interpreter, został usunięty z rdzenia procesora i umieszczony w kompilatorze. Pozwalało to na zmniejszenie rdzenia procesora i odpowiednie zagospodarowanie zwolnionej przestrzeni. Wadą tego rozwiązania była większa objętość kodu, przekładająca się na większą liczbę żądań dostępu do pamięci podręcznej, negatywny wpływ na przepustowość pamięci i całkowity koszt systemu. Konsekwencją takiej architektury było to, że układ i860 był w stanie wykonywać niektóre algorytmy graficzne i zmiennoprzecinkowe z wyjątkowo dużą szybkością, ale odbijało się to na mniejszej wydajności w zastosowaniach ogólnych.